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                  集成電路(IC)版圖設計培訓班
       課程目標
            IC設計培訓課程可以讓學員深入了解復雜芯片的基本模塊建立,把握時序的計算及其調整, 掌握DFT的概念和重要性及其實際應用,了解后端的芯片流片過程以及影響芯片性能的各種因數,掌握如何提高整個芯片設計的成功率和高性能,能夠獨立完成各個流程的設計,并大幅度提高個人在IC設計各個環節中的設計能力。

    主要內容:
    集成電路設計流程及IC版圖設計
    總體設計及布局規劃
    各種電路的版圖實現及驗證
    版圖設計中各種技術考量

    實驗課內容:
    完成一個簡化SRAM的全部版圖設計
      培養對象
            專注于IC設計領域的人和希望了解整個IC設計流程的工程師,即將介入IC 設計領域的畢業生,即將轉為從事半導體工作的人員,已經從事IC設計,如概念工程師,設計工程師,布線工程師,測試工程師,應用工程師,IC芯片設計項目經理。
       入學要求

            學員學習本課程應具備下列基礎知識:
            ◆電路系統的基本概念。

       班級規模及環境--熱線:4008699035 手機:15921673576/13918613812( 微信同號)
           堅持小班授課,為保證培訓效果,增加互動環節,每期人數限3到5人。
       上課時間和地點
    上課地點:【上!浚和瑵髮W(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】:電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】:北京中山/福鑫大樓 【南京分部】:金港大廈(和燕路) 【武漢分部】:佳源大廈(高新二路) 【成都分部】:領館區1號(中和大道) 【沈陽分部】:沈陽理工大學/六宅臻品 【鄭州分部】:鄭州大學/錦華大廈 【石家莊分部】:河北科技大學/瑞景大廈 【廣州分部】:廣糧大廈 【西安分部】:協同大廈
    近開課時間(周末班/連續班/晚班)
    集成電路版圖設計班:2022年10月1日.(歡迎您垂詢,視教育質量為生命!)
       實驗設備
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       質量保障

            1、培訓過程中,如有部分內容理解不透或消化不好,可免費在以后培訓班中重聽;
            2、培訓結束后免費提供半年的技術支持,充分保證培訓后出效果;
            3、培訓合格學員可享受免費推薦就業機會。

            集成電路(IC)版圖設計培訓班
      課程進度安排
    課程大綱

    第一階段

     

    課程進度安排  
    時間 課程大綱  
    第一階段  
    學習目標 掌握Linux基本操作,vi編輯器的使用,virtuoso軟件的操作。  
      1 Linux的用戶界面及工作站的登陸。
    1.1 Linux概述
    1.2 Linux系統訪問
    1.3 Linux的圖形用戶界面
    1.4 Linux的文件和目錄
    1.5 文本編輯器Vi
    實驗:登陸工作站,訪問相關目錄和文件,編輯文件。
     
      2 virtuoso軟件的啟動
    2.1 virtuoso軟件的配置文件cds.lib
    2.2 icfb的啟動:icfb
    2.3 版圖建庫的文件display.drf
    實驗:編輯 cds.lib文件。
    啟動icfb,建立一個layout 庫,刪除一個庫。
    3 virtuoso軟件的操作
    3.1 快捷的默認設置。
    3.2 快捷的個人設置,怎么修改快捷鍵。
    3.3 Grid的設置----0.005u
    3.4 繪制Path、Rectangle
    實驗:編輯.cdsinit 文件。
    使用快捷鍵繪制Path、Rectangle,切除、添加部分圖形。
     
     

    4.
    4.1 IC設計流程及
    4.2IC版圖設計的作用
    4.3平面半導體工藝和術語
    4.4CMOS基本工藝過程
    4.5NMOS/PMOS/NPN/PNP 及其版圖實現
    4.6反相器的版圖實現
    4.7版圖設計環境及工具的使用
    4.8版圖編輯的快捷鍵

    第二階段  
    學習目標 了解IC版圖的基本概念,半導體的工藝流程,學會做版圖的基本器件。  
      5 半導體基礎理論、集成電路制造工藝
    5.1 PN結
    5.2 PN結二極管
    5.3 MOS場效應晶體管
    5.4 集成電路中的器件結構
    5.5 外延生長
    5.6 掩膜制版工藝
    5.7 光刻
    5.8 熱氧化
    5.9 摻雜工藝(熱擴散、離子注入)
    5.10 刻蝕
    5.11 化學氣相淀積
    5.12 鍍膜
    6 集成電路設計概述
    6.1 集成電路設計流程和設計工具
    6.2 國內外集成電路技術發展概況
    6.3 國內外主要集成電路晶圓代工廠(Foundry)介紹
     
      6 半導體器件原理及版圖設計
    6.1 Design Rule的基本概念及內容。
    6.2 MOS管的版圖設計及剖面圖。
    6.3 反相器(invter)的結構及版圖設計
    6.4 電阻的種類(well\poly\diff\mos)及版圖設計
    6.5 電容的種類(mim\mom\mos)及版圖的設計
    6.6 二極管及三極管的原理及版圖設計
    實驗:做一個mos管,做所有的電阻和電容器件,做一個二極管及三極管。做一個invter,且把幾個invter串起來組成一個小電路。
     
      7.1并聯晶體管的版圖實現
    7.2串聯晶體管的版圖實現
    7.3棍棒圖
    7.4二輸入與非門和或非門的版圖實現
    7.5設計規則的介紹
    7.6高驅動門及其版圖: 多指
    第三階段  
    學習目標 學會做StdCell并用Calibre 來檢查它的DRC和LVS。  
      8 StdCell的概念和練習
    8.1 StdCell的基本概念。
    8.2 兩種StdCell的區別。用在數字布線的StdCell和模擬中的StdCell。
    8.3 nand2 nor2 nand3 nor3的做法。
    8.4 把StdCell組合成一個模塊。
    實驗:做各種StdCell并組合成一個模塊。
     
      9 DRC的概念及檢查DRC的軟件。
    9.1 DRC的概念,基于Design Rule的check.
    9.2 Calibre DRC的配置及操作。
    9.3 DRC Command file (runset)的介紹。
    9.4 DRC Results 的讀取及修改ERROR。
    10 LVS的概念及檢查LVS
    10.1 LVS的概念,Netlist的手工提取和自動提取。
    10.2 Calibre LVS的配置及操作。
    10.3 LVS Command file (runset)的介紹
    10.4 LVS Report 的讀取及修改ERROR。
    實驗:
    1、用Calibre 檢查StdCell 的DRC及修改
    2、用Calibre 檢查StdCell 的LVS及修改
     
      11.1較大晶體管的串聯版圖設計
    11.2復雜邏輯電路版圖設計舉例
    11.3如何進行設計規則的檢查(DRC)
    11.4版圖與邏輯設計一致性驗證(LVS)
    11.5層次化結構
    11.6總體設計
    11.7實驗課題的布局規劃
    第四階段  
    學習目標 掌握做一個OPAMP的版圖設計及LVS DRC的Check。  
      12 IC layout模擬模塊設計
    12.1 OPAMP的原理及版圖設計
    12.2 交差對稱的概念及版圖設計(很重要)
    12.3 Dummy的概念、原理及如何添加dummy
    實驗:做交差對稱,注意dummy.
     
      12.4 屏蔽線(Shielding line)的作用及做法。
    12.5 其它對稱的概念及版圖設計
    12.6 不同器件特性相對版圖布局的關系
    12.7 關鍵線的連接
    12.8 電源和地線的連接
    12.9 LVS DRC check
    驗:完成OP版圖,及LVS DRC的check。
     
      13.1SRAM的設計結構
    13.26管SRAM單元
    13.3寄存器
    13.4陣列概念
    13.5傳輸門
    13.6應用傳輸門實現異或門
    13.7譯碼器設計
    13.8平衡二輸入與非門/或非門的版圖設計
    13.9三態反向器
    第五階段
    學習目標 掌握Bias模塊的做法,掌握多模塊的布局和版圖的優化。
      14 bias模塊的對稱性及多個模塊的布局
    14.1 Bias的原理
    14.2 Bias的對稱及布局
    14.3 三極管的對稱及布局

    實驗:做一個bias,注意對稱及布局
      14.4 多個模塊的布局
    14.5 模塊間的關系與布局
    14.6 關鍵信號線的布局
    14.7 大功率器件的擺放和對其它模塊的影響
    14.8 電源和地線的連接
    實驗:1 多個模塊的布局
    2 多個模塊整合為一個模塊。
    第六階段
    學習目標 掌握 IC layout可靠性分析,并優化版圖。
      15 IC layout 的可靠性分析
    15.1 Latch up的原理和易發生Latch up的地方
    15.2 IC layout中如何預防Latch up的發生。
    15.3 大功率器件的擺放和安全。
    15.4 電流密度的概念及實際情況的計算
    15.5 大功率器件上的Metal線的電流密度計算
    15.6 ESD靜電防范措施,ESD器件的做法
    15.7 ESD 器件的放電通路。
    15.8 幾種ESD放電Model。
      16.1CMOS工藝過程中的閂鎖(Latch up)效應
    16.2襯底/阱接觸孔
    16.3CMOS電阻電容的實現
    16.4保護鏈
    16.5電阻電容的計算
    16.6寄生的電阻電容
    16.7串聯及并聯電容
    16.8識別標志,版圖表及劃片槽
      實驗:1、做一個大功率的器件,注意預防Latch Up
    2 計算大功率器件上的電流密度,電源線是不是足夠。
    3 做一個ESD器件,注意ESD器件的放電通路。
    第七階段
    學習目標 掌握Chip 的概念及布局,完成一個chip。
      17 Chip 的概念及布局
    17.1 PAD的概念和做法
    17.2 Under PAD的器件做法及對PAD的要求。
    17.3 ESD器件和PAD及內部模塊的連接
    17.4 電源和地線間的ESD放電通路,Power clamp的版圖設計。
    17.5 當對任意PAD打ESD時的放電通路。
    17.6 ESD器件和內部的隔離
    17.7 Sealring的概念和做法。
    17.8 劃片道的概念及通常大小
    17.9 Density的概念和原因及添加Density的方法。
    17.10 Antenna現象的發生及修改。
      18.1.電源總線及信號總線
    18.2 版圖中非懸空輸入
    18.3 ESD電路
    18.4 IC 功耗
    18.5 雙極工藝介紹
    18.6 模擬電路及其版圖設計
      實驗:
    1 做一個PAD。
    2 把PAD放在ESD器件上面,即做一個Under PAD的器件。
    4 完成一個完整的chip
    第八階段
    學習目標 掌握反向的layout 的軟件和提取方法。了解Tapeout的流程。
      19 反向提取軟件
    19.1 如何操作反向軟件
    19.2 如何提取版圖
    19.3 把版圖轉化成電路圖。
    實驗:
    使用反向軟件提取一個電路圖。
      20 Tapeout的概念
    20.1 Tapeout的檢查和驗證
    20.2 Tapeout中的問題及和晶圓代工廠(Foundry)的溝通
    20.3 數據的導出和
    20.4 Tapeout后的IP Merge
    20.5 E-job view 的概念及做法。

     

     
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